逻辑门延迟计算器
基本参数输入
ps
从输入变化到输出变化的时间
ps
输出从10%到90%的时间
ps
输出从90%到10%的时间
个
级联的逻辑门数量
pF
可选，用于精确计算
逻辑门延迟计算结果
逻辑门延迟参考
典型延迟值 (CMOS技术)
| 逻辑门类型 | 典型延迟 (ps) |
|---|---|
| NOT (非门) | 10 - 50 |
| AND (与门) | 15 - 60 |
| OR (或门) | 15 - 60 |
| NAND (与非门) | 12 - 55 |
| NOR (或非门) | 12 - 55 |
| XOR (异或门) | 20 - 80 |
预设场景
常见技术节点
应用场景
逻辑门延迟原理说明
传播延迟定义
tpd = (tPHL + tPLH)/2
- tpd: 传播延迟
- tPHL: 高到低延迟
- tPLH: 低到高延迟
影响因素
- 工艺技术: 工艺节点越小，延迟越小
- 负载电容: 负载越大，延迟越大
- 级联数量: 级联越多，总延迟越大
逻辑门延迟: 是数字电路设计中的关键参数，直接影响电路的工作频率和性能。延迟越小，电路工作速度越快。
计算历史
暂无计算记录